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因应 5 奈米,宜特推独家去层方式,避免 Die 损坏,完整提出电路图

发布时间:2021-01-12 13:34:00  来源:互联网     背景:



为了协助客户做好专利回避、完整提出该层电路图找异常点(Defect),宜特 3 月 26 日推出独家芯片去层技术,将样品如魔术般放大,直接在芯片封装(Package)还存在的情况下进行去层工程,不仅可以大幅提升工程上的良率,完整提出电路图,还可衍生应用在合金 PAD、精密 IC 及其他无法取 Die 却需要去层的芯片样品上。

宜特观察发现,随着摩尔定律,制程演进至 7 奈米、5 奈米甚至达 3 奈米,芯片里头的 die,几乎是接近蚂蚁眼睛大小,一般人眼无法辨识。因此,希望藉由一般的芯片层次去除(delayer)来完整提取 die 里头每一层的电路,难度是非常高,硬是下去进行一般层次去除技术的后果,不只是良率偏低,更可能发生连 die 都去除到不见遗失的窘境。

宜特说明,以往一般的取 die 后去层的技术,会因为样品过小等因素,导致 die 不见或 crack 而无法进行制程分析;当无法去层到金属层(Metal)M1 时,记忆体(memory block)仅能以推测得知,电路模组分析图亦无法完整绘制。

宜特的独家去层技术,共分为三步骤,第一步骤,利用物理手法去除胶体,首先,在芯片封装还存在的情况下,以物理方式去除芯片 die 正面多余的胶体。相较以往须先去除 package 仅在裸 die 上去层,此法可在较大的面积 / 体积上施作,可大幅减少后续去层时 die 遗失的机率,并保持 die 面的平整度。

第二步骤则是机台去层,藉由离子蚀刻机,将 IC 护层(Passivation)与隔绝层(Oxide),用适当参数以离子蚀刻方式,将不需要的部分移除,藉由宜特独家的控制参数方式,使得下层金属层不受伤。

第三步骤,药液去层,IC 护层(Passivation)被去除后,宜特再以药水蚀刻,蚀刻该层需去除的金属层,即可完整提出电路图。 

▲ 宜特独家开发芯片去层手法,针对过小封装体样品,利用简单三步骤,完整提出电路图。 


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